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# Vivado使用乘法器、除法器IP核实现乘除取余仿真
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### 环境
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Vivado 20.2
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## 添加并配置IP核
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1. 打开vivado，找到对应IP核，如下图
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2. 先双击除法器IP核进入配置页面，如下图
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除法器配置默认即可，点击OK；后弹出界面，点击Generate
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如下图即配置完成
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3. 配置乘法器IP核
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上图使用十六位有符号数与十六位无符号数进行运算
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上图输出32位，间隔一个周期得到结果（电脑性能不佳可适当增加）
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4. 如下图即配置完成
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## 添加并编写仿真代码文件
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1. 选择一个文件夹，创建例如ipcore_test.v文件
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2. 添加文件到vivado
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找到自己创建的.v文件路径并添加
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3. 完成如下图
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4. 复制示例代码
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双击打开.veo 示例代码文件
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复制上图红框中的代码到自己的仿真文件,如下图（我这是外部编辑器，vivado自带编辑器同理）
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上图的module与endmodule需要自己添加
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如下图，可以看到，除法器IP核在你自己的代码文件之下，表示被正确调用
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乘法器同理，打开.veo文件复制代码
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示例代码复制完成后如下图，这里我更改了实例名称（u_ 开头，不改没影响）
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5. 最后自己补全仿真代码，我这里这样写
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```verilog
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`timescale 1ns / 1ps
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module tb_ipcore_test();
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reg clk; //时钟变量
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reg signed [15:0] A; //有符号因数数据
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reg unsigned [15:0] B; //无符号因数数据
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wire signed [31:0] P; //乘法器结果
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reg dividend_tvalid; //被除数有效使能，高为有效，低为无效
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reg signed [15:0] dividend_tdata; //被除数数据
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reg divisor_tvalid; //除数有效使能，高为有效，低为无效
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reg signed [15:0] divisor_tdata; //除数数据
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wire dout_tvalid; //输出电平，高为正确输出，低为错误输出
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wire [31:0] dout_tdata; //除法器结果
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wire signed [15:0] quotient; //商
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wire signed [15:0] remainder; //余数
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mult_gen_0 u_mult_gen_0 (
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.CLK(clk), // input wire CLK
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.A(A), // input wire [15 : 0] A
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.B(B), // input wire [15 : 0] B
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.P(P) // output wire [31 : 0] P
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);
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div_gen_0 u_div_gen_0 (
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.aclk(clk), // input wire aclk
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.s_axis_divisor_tvalid(divisor_tvalid), // input wire s_axis_divisor_tvalid
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.s_axis_divisor_tdata(divisor_tdata), // input wire [15 : 0] s_axis_divisor_tdata
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.s_axis_dividend_tvalid(dividend_tvalid), // input wire s_axis_dividend_tvalid
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.s_axis_dividend_tdata(dividend_tdata), // input wire [15 : 0] s_axis_dividend_tdata
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.m_axis_dout_tvalid(dout_tvalid), // output wire m_axis_dout_tvalid
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.m_axis_dout_tdata(dout_tdata) // output wire [31 : 0] m_axis_dout_tdata
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);
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assign quotient = dout_tdata[31:16]; //除法器16位余数模式，高16位是商，低十六位是余数
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assign remainder = dout_tdata[15:0];
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always #5 clk = ~clk; //10ns周期时钟
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initial begin
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clk = 0;
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A = 16'h7FFF;
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B = 16'hFFFF;
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dividend_tvalid = 1;
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dividend_tdata = 16'h7FFF;
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divisor_tvalid = 1;
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divisor_tdata = 16'hFFFF;
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#300;
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A = 16'h8001;
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B = 16'h0001;
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dividend_tvalid = 1;
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dividend_tdata = 16'h8001;
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divisor_tvalid = 1;
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divisor_tdata = 16'hFFFF;
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#300;
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$finish;
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end
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endmodule
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```
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6. 结果分析
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选中除B之外的所有变量，调整为有符号的十进制，B调整为无符号的十进制数
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下图可以看到，乘法器得到数据（一开始），在第一个周期得到结果，除法器得到数据，在第二十个周期得到结果
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